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Architecture #2 - 캐쉬구조,대응 칩셋 및 버스
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승인 2000.08.28  19:15:00
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■ 펜티엄 4의 캐시구조
펜티엄 4에 도입된 20스테이지 파이프라인상에서 발생하는 분기예측 오류와 관련된 문제를 해결하기 위한 두 번째 방편으로는 인텔식으로 표현하자면
ETC(Execution Trace Cache; 실행추적형 캐시)를 들 수 있다. AnandTech에서는 이미 이러한 추적형 캐시에 대해 언급한 바가 있으나, 본고에서는 좀더 본격적으로 L1 캐시와 인텔의 캐시 철학에 대해서 살펴볼 기회를 마련하고자 한다.

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우선은, ETC의 기능에 대해서 살펴보도록 하자. 모든 x86 CPU의 디코더(페치된 명령어를 받아서 실행 유니트에서 인식할 수 있는 형태로 디코딩하는 역할을 수행한다)는 전체 로직에 있어서 게이트수가 가장 높은 가운데 하나이다. 이 때문에 디코딩 단계에서는 해당 명령어를 최초로 처리하거나 분기예측 오류가 발생하는 경우 상당시간이 소모되어 버리는 문제가 있다.

ETC는 디코딩 단계와 디코딩이 완료된 직후 최초의 실행단계 가운데에서 브로커 역할을 한다. 추적형 캐시는 기본적으로 마이크로OP(페치와 디코딩을 거쳐 실행준비가 된 명령어) 를 캐싱함으로써, 펜티엄 4 프로세서가 새로운 명령어를 실행할때마다 일일이 페치와 디코딩을 반복할 필요 없이, 바로 추적형 캐시로 넘어가서 디코딩된 마이크로OP를 받아 실행을 시작하는 것을 가능케 해주는 역할을 한다.

ETC의 존재로 인해서 펜티엄 4는 20스테이지나 되는 긴 파이프라인 구조를 갖고 있음에도 불구하고 이후의 발생하는 분기예측 오류로 인한 페널티를 감수할 수 있게 되는 것이다. 추적형 캐시의 또다른 이점은 예측된 실행경로에서 마이크로OP를 캐싱한다는 데 있다. 이것은, 펜티엄 4가 3개의 명령어를 추적형 캐시로부터 페치하는 경우 이미 해당 명령어가 실행순으로 존재하고 있음을 의미하는 것이다. 이러한 스타일의 캐싱구조는 캐싱된 마이크로OP의 실행경로 예측의 오류의 가능성을 배제할 수 없으나, 인텔에서는 그러한 리스크는 펜티엄 4의 분기예측 알고리즘에 의해서 최소화될 수 있을 것으로 확신하고 있다.

인텔은 최소한 ETC에 대해서는 전통적인 캐시용량의 정의방식을 포기한 것 같다. 대신, 인텔에서는 추적형 캐시가 대략 12K의 마이크로OP를 캐싱할 수 있다는 표기만 하고 있다. 이러한 방식의 아키텍쳐는 현시점에서 넷버스트가 유일하기 때문에, 다른 아키텍쳐와 수치상으로 비교는 불가능하다. L1 ETC 외에도, 펜티엄 4 프로세서에는 8KB의 L1 데이터 캐시가 탑재되어 있다. 프로세서 스펙에 빠삭한 사람이라면 알 수 있겠지만, 이 용량은 펜티엄 III의 L1 데이터 캐시 용량인 16KB에 비하면 훨씬 작은 것이다. 인텔에 따르면, 이러한 용량면에서의 희생은 펜티엄 4 프로세서의 가격대 성능비를 위한 것으로서, 8KB 외의 용량을 추가하는 데 따른 다이면적의 증대나 트랜지스터 수자의 증가를 단가상대로 감안해서 얻은 결론이라고 한다.

펜티엄 4 프로세서는 코어클럭과 동일클럭으로 운용되는 256KB L2캐시를 탑재하고 있다. 이러한 스타일의 L2 캐시는 펜티엄 III 프로세서의 256KB L2 캐시보다 훨씬 고대역화된 것으로서, 펜티엄 4가 좀더 하이클럭스피드인 탓도 있지만 펜티엄 III의 캐싱이 격클럭제로 데이터를 전송하는 방식으로 이루어지는 것과는 달리 데이터가 매 클럭마다 캐시에 유입되는 데 기인하고 있다.

유효대역폭이나 L2캐싱 등으로 볼 때, 1.5GHz 펜티엄 III 프로세서를 가정하면 그 대역폭은 L2캐시에 대해서 24GB/sec 정도가 되는 반면, 동일 클럭의 펜티엄 4는 클럭당 데이터 전송이 가능한 때문에 48GB/sec의 대역을 얻을 수 있다. 

이러한 측면에서는 애슬론이나 썬더버드 코어는 상대적으로 위축되는데, 이는 애슬론이나 썬더버드의 L2캐시 이는 데이터패스폭이 64비트밖에 되지 않는 반면 펜티엄 III나 펜티엄 4는 256비트이기 때문이다.

펜티엄 III와 마찬가지로, 펜티엄 4의 L1 캐시 데이터는 (ETC를 포함하여) 모조리 L2캐시에 복사된다.

 

■ 펜티엄 4 대응 칩셋 및 버스
펜티엄 III는 133MHz FSB로 이행한 덕택에, 숱한 벤치마크 결과에서도 알 수 있는 것처럼 애슬론과의 경쟁력을 유지할 수 있었으나, 좀더 향후의 어플리케이션상에서도 적절한 성능을 얻어낼 수 있기 위해서는, 대폭 향상된 시스템 대역이 필수적이다. 이러한 문제는 버스클럭을 현재의 4배로 끌어올리는 것으로 가능하며 이는 펜티엄 4의 기반 버스 아키텍쳐로 자리잡고 있다.

100MHz FSB의 4배 클럭킹이라는 것은 400MHz FSB(3.2GB/sec)에 해당되는 데이터 전송율을 구현함을 가리킨다. 이는 애슬론이 대응의 200MHz EV6 버스를 내놓은 이후 인텔이 AMD에 대해 시스템 대역의 측면에서 우위를 탈환하는 것을 의미한다. AMD의 EV6 버스 역시 400MHz의 클럭킹은 쉽게 달성할 수 있는 것은 마찬가지지만, 현시점에서는 아직 그러한 대역의 필요성은 없는 것으로 보고 있다.

알려진 바와 같이, 펜티엄 4 프로세서는 인텔의 차기 칩셋인 코드네임
티하마(Tehama), 공식명칭 i850 대응이다. i850은 인텔의 허브 아키텍쳐와 비교하면 중요한 사항에서의 개수는 전혀 이루어지지 않아서, 거의 펜티엄 4 버스를 지원하는 i840 칩셋의 싱글프로세서 버전 정도이다.

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인텔의 i850 MCH

i840 칩셋에 기반하고 있는 때문에, i850은 듀얼채널 RDRAM 메모리를 지원하게 된다. 불행히도, RDRAM의 가격대는 아직까지 SDRAM 수준으로 근접하지 못한 상황이다. i850 보드에 RDRAM RIMM을 2개단위로 박아야 하는 상황을 감안하면(듀얼채널 특성상 반드시 짝수개의 모듈을 이용해야 한다), i850이 RDRAM만 지원하는 데서 오는 현격한 메모리 비용상의 문제를 절감할 수 있을 것이다. MTH가 다행스럽게도 사장된 덕택에, 인텔의 공식 펜티엄 4 대응 SDRAM 솔루션은 2001년 하반기 이전에는 존재하지 않을 전망이다. 이는 적어도 RDRAM 전용의 플랫폼을 당장은 원하지 않는 하드웨어 매니아들의 입장에서 본다면 펜티엄 4 프로세서의 매출에 큰 타격을 가할 수 있다. RDRAM의 가격대가 더 이상 하락하지 않는 경우에는, 인텔도 별수없이 당초 예정인 내년 하반기 이후보다 훨씬 일찍 SDRAM 지원의 펜티엄 4 칩셋을 내놓을 수밖에 없을 것 같다.

펜티엄 4 프로세서 대응의
ViA제 칩셋에 대해서도 말들이 많았지만, 정작 ViA는 법적으로 그러할 권한, 즉 라이센스를 취득하지 못한 상태이다. ViA가 인텔보다 앞서서 SDRAM 대응의 펜티엄 4 칩셋을 내놓을 수 있을지는 좀더 두고봐야 할 문제이다.

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AMD는 인텔의 기함급 플랫폼이 i820이었던 얼마 전까지는 확실히 우위를 지키고 있었다. RDRAM이 시장에서 앞으로도 찬밥신세를 면치 못할 경우, i850은 적어도 단종되기 이전까지는 펜티엄 4에 있어서 거의 재앙에 가까운 존재가 되어버릴 가능성이 있다.


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