Prescott에서 무엇이 바뀌었나?

말도 많고 탈도 많은 Prescott의 변경 사항은 크게

① 90nm 공정으로 제조
② 내부 아키텍쳐 개량

으로 나누어 생각할 수 있다. ①과 ②의 공통점은 현재의 클럭대가 아닌 5GHz 혹은 그 이상의 클럭 구현을 염두에 두고 있다는 데 있다. 간단히 각각에 대해 살펴보자.

▷ 90nm 공정 도입으로 인한 고충

잘 알려진 바와 같이, Prescott은 인텔 최초의 90nm프로세스를 이용한 제품이다. 사실 공정의 미세화보다는 대량의 트랜지스터가 추가되면서 프론트엔드쪽에 대한 개수 작업이 상당폭 이루어졌기 때문인 것으로 생각되지만, 어쨌든 흔히 금속층이라고 지칭하는 배선층이 기존의 6층에 1층이 추가된 총 7층으로 늘어났다. 기판 역시, 격자 상수를 인위적으로 다소 변경한 실리콘 (strained Si) 기판 역시 인텔 최초로 도입된 것이다.

▲ 배선용으로 7개의 금속층이 사용되었다. (Cu + low-k 조합)

▲ Strained Si. Si와 다른 격자상수를 갖는 재료와의 계면에서 발생하는 응력을 이용한다

공정의 미세화는 사실 일반 사용자보다는 파운드리 서비스라든지 대량 OEM 납품 경쟁에서 훨씬 유효한 아이템이다. 일반 사용자들 가운데 자신이 사용하는 PC의 CPU가 무려 0.09 마이크론 공정으로 제조된 최첨단 제품이라는 사실에 자부심을 가질 수 있는 비율이 몇 퍼센트나 될지는 따져볼 필요조차 없기 때문이다. 그러나 무어의 법칙을 준수하기 위해서라도, 아니면 좀더 현실적으로 말해서, 경쟁사들을 기술적으로나 경제적으로 압도하기 위해서 공정의 미세화는 꾸준히 진행되어야 한다.

그러한 의미에서 90nm 또는 0.09 마이크론 (미세화를 강조하기 위해 최근에는 전자의 표현을 애용하는 추세이다) 공정의 도입은 정말로 심각한 의미를 지닌다. 게다가 예정 도입 시기마저 무려 2분기 가량 늦어졌다는 점에도 주목할 필요가 있다. 그것은, 90nm라는 다소 터무니없는 초미세공정의 도입에 인텔과 같은 기술 선도기업마저도 (흔히 프론트엔드의 AMD, 백엔드의 인텔이라고 하지만, 인텔은 그 구분과 상관없이 소자 제조 기술력의 측면에서 세계 최정상 수준이다) 애를 먹었다고 하는 데 있는 것이 아니다. 90nm 다음 세대의 공정으로 흔히 거론되는 65nm 공정에 대해서만 하더라도, "65nm 공정으로 제조된 트랜지스터를 과연 트랜지스터라고 볼 수 있는가?"에 대한 회의론이 제법 강력하게 제기되고 있기 때문이다. 이것에 대해서는, 워낙 내용 자체가 컴퓨팅과는 거리가 먼 만큼, 기회가 된다면 다른 기회에 설명하도록 하겠다.

그러나 이것은, 65nm 공정으로 가는 입구에 해당된다고 볼 수 있는 90nm 공정으로 제조된 Prescott 프로세서 역시, 65nm 만큼은 아니어도 결코 무시할 수 없는 기술적 난제에 시달리는 것이 불가피함을 간접적으로 시사하고 있다. "성능이 별로다" 라든지 "가격대 성능비 꽝" 이라는 등의 미운 가시가 진작에 박혀버린 Prescott 프로세서는 내부적으로도 심각한 문제에 시달리고 있으니 인텔의 고충은 가히 짐작할 만하다.

공정 미세화로 인한 문제는 크게

― 누설 전류의 대대적인 증가
― 신호 전압 제어의 어려움

두 가지 정도로 생각할 수 있지만, 사실 그 근본적인 원인은 트랜지스터가 너무 작아졌다는 한 가지로 압축해 생각해볼 수 있다.

공정의 미세화가 진행될수록, 소스와 드레인 사이의 간격은 극단적으로 좁아지게 된다. 좁아지면 좁아질수록 소스와 드레인 사이의 절연 (실제로는 실리콘 기판 등이 사용된다) 효과는 크게 약해지며, 상대적으로 누설 전류의 비중이 높아지는 것이 불가피하다. 구체적인 수치까지 제시할 필요까지는 없겠지만, 오해를 바로잡을 필요는 있다. 기존의 Northwood 코어에서 TDP 표기시 소비전력이 3.2 GHz 기준으로 82W에서 103W로 폭증했으나, 사실 이것이 트랜지스터에서 발산되는 것이 아니라는 것이 중요한 포인트이다. 즉, 103 - 82 = 21W 만큼의 추가 전력이 요구된다는 것이 아니고, 소자 소형화로 인해 40W에서 50W를 남짓해야 할 소비 전력 수준이, 누설 전류의 대대적인 증가로 인해 무려 60W 가량의 부하가 걸렸다고 보아야 할 것이다. 물론 인텔이 진작부터 LGA775 인터페이스로의 이행을 준비하고 있었던 것은 여기에서 설명한 것과 같은 누설 전류 문제를 해결하기 위해서였지만, mPGA478 에서 3.4 GHz 구현을 하겠다는 공약을 지키다 보니, 지금 우리가 알고 있는 C 스테핑의 Prescott가 출시된 것이다. 최근 이슈가 되었던 FMB 1.5 리비전 역시 같은 맥락에서 추가된 것으로, 당초 89W를 상한선으로 잡았던 기존의 펜티엄4 메인보드에서 3.2 GHz와 같은 Prescott의 사용에는 어려움이 예상된다.

▲ 게이트 전극재료는 공정상의 이유로
Northwood의 CoSi가 아닌 NiSi 계열로 변경되었다

뿐만이 아니다. 소비전력은 전압과 전류의 곱이기 때문에, 어느 경우이든 핀 카운트가 정해져 있는 현재의 mPGA478의 478개의 핀으로는 전압 오버를 상회하는 문제가 있는 것이다.게다가 펜티엄4 프로세서의 내부 전압, 입력 전압의 상한과 하한값을 결정하는 데 있어서, 그 기준값이 되는 레퍼런스값을 메인보드에서 공급받아(GTLREF) 하한선(VIL)을 그 값의 90%, 상한선(VIH)은 그 값의 110%로 잡고 있다. 그런데, 이 정도라면 VIH를 VCC가 오버할 수도 있는 엽기적인 사태가 발생하는 것이다. 이 문제는 GTLREF를 메인보드의 것이 아니라 CPU 자체의 것으로 해결하고 있다. 문제는 이 해법을 Prescott 대응 셀러론 프로세서에만 적용할 수 있다는 것이지만.

그러므로 근본적인 해법은 역시 LGA775로의 이행이다. Prescott 코어는 애당초 LGA775에 적용되는 것이 예정되어 있다는 사실에 유의할 필요가 있다. 478개에서 775개로 늘어난 핀 카운트의 대부분이 전원부와 GND용이라는 점만 보더라도, 위에서 제시한 문제점을 인텔이 주지하고 있으며, 근본적인 해결을 위해서는 FMB2와 변경된 핀 카운트의 적용이 필수적이라고 할 수 있다. 현재 mPGA478로 출시되는 Prescott 프로세서의 경우 전원 특성에 대한 검증이 이루어진 것들만이 유통되는 것이므로 (흔히 binning 이라고 해서 해당 클럭에서 요구 동작 특성을 만족시키는 것들만을 추려낸다) 메인보드의 전원부가 특별히 빈약하지 않은 이상 상기 문제는 발생하지 않는다고 보면 된다.

▷ 내부 아키텍쳐 개량

Prescoot 코어는 대체 몇 GHz 까지 IA-32로 버틸 수 있을 것인지를 마치 시험이라도 하는 듯한 인상을 줄 정도로, 인텔이 IA-32 아키텍쳐에 얼마나 강한 애착을 갖고 있는지를 보여주는 하나의 사례라고 할 수 있다. 내부적인 변경 사항은 크게 아래의 4가지를 들 수 있다.

① L1데이터 및 L2 캐시 용량을 각각 8KB→16KB, 512KB→1MB로 증설
② 총 13개의 명령어로 구성된 SSE3 명령어 세트 추가
③ 개선된 하이퍼스레딩
④ 개선된 넷버스트 아키텍쳐

사실 블록 다이어그램상의 변화에 비해 공개된 다이의 외관이 너무나 많이 변경되었다는 것은 여러 가지를 시사하고 있다. 재삼 강조하지만, Prescott 코어는 약 5 GHz 전후의 고클럭까지 염두에 두고 만들어졌다는 점에 유념할 필요가 있다.

(Source: Intel)

아래의 다이 사진 비교를 보자. Northwood만 하더라도, Willamette에 비해 L2 캐시만 늘렸다는 것이 바로 티가 날 정도에 불과하다. 반면, Prescott은 누가 보더라도 완전히 바뀐 것을 알 수 있다. (필자로서도 의외였던 일로, 처음에는 다른 다이 사진이 잘못 들어간 줄 알았다.) 아무래도 파이프라인의 증설로 인한 블록 배치의 효율화를 위해 대대적인 재설계를 한 것 같다. 특히, 파이프라인 스테이지 수가 늘어난다는 것은 상대적으로 낮은 클럭, 즉 기존의 Northwood와 겹치는 클럭 대역에서의 성능 저하가 우려되는 만큼, 보다 효과적인 분기 예측을 위해 블록 배치의 효율성에도 만전을 기한 것으로 보인다.

그래도 Willamette의 4200만, Northwood의 5500만 개에 비하면 Prescott의 1억 2500만 개는 약간 넌센스다. L2 캐시에 무려 512KB 가 추가된 것이 크다고는 할 수 있겠지만 (캐시 메모리용의 SRAM은 익히 알려진 것처럼 여러 개의 트랜지스터의 조합으로 메모리를 구현하는 것이므로 개수 잡아먹는 귀신이 된다. P4의 경우 6T로 6개의 트랜지스터가 1개의 SRAM 셀을 구성한다고 보면 대략 맞다), 그래 봐야 대략 8천만 개에서 9천만 개 정도를 예상할 수 있을 텐데 말이다. 인텔에서 구체적으로 몇 개의 트랜지스터가 어느 용도로 사용되었는지는 공개하지 않으므로, 추측이 가능할 뿐이다.

파이프라인의 증설은 넷버스트 아키텍쳐가 아니더라도 누구나 예상할 수 있었던 사실이다. Prescott 뿐 아니라 뒤를 잇게 될 Tejas 코어까지 감안하면, Northwood의 20단계로는 크리티컬 패스가 너무 커져서 파이프라인을 좀 더 쪼개지 않으면 효율이 크게 저하된다. 파이프라인 개수가 증가할수록 크리티컬 패스가 될 듯 싶을 때 세부화된 스테이지로 분기할 수 있으므로, 크리티컬 패스를 줄이는 효과가 있다. 반면 이것은 트랜지스터 개수의 증가를 필연적으로 수반하게 된다.

프리스콧에 새롭게 추가된 것으로, SSE3도 잊을 수 없다. 인텔이 2003년도 춘계 IDF에서 PNI (Prescott New Instructions) 로 공개한 SSE3는 13개의 명령어로 대략 4개 영역의 기능을 향상시키는 데 적용된다.

① x87 부동소수 정수 변환: FISTTP
② 복소 연산: ADDSUBPS, ADDSUBPD, MOVSLDUP, MOVSHDUP, MOVDDUP
③ 동영상 인코딩: LDDQU
④ 3D 그래픽: HADDPS, HSUBPS, HADDPD, HSUBPD
⑤ 스레드 동기화: MONITOR, MWAIT

역시 문제는 명령어 세트 추가는 대응 어플리케이션이 등장하기 전까지 효과를 전혀 맛볼 수 없다는 데 있다. 특히 스레드 동기화와 관련된 명령어는 운영체제의 변경이 필요한 부분으로, 서비스 팩으로 해결될 수 있을지 다소 애매한 것으로 생각된다. 기존의 SSE 명령어 세트의 도입을 생각해 보면 편하다. 즉 당장 득을 볼 수 있는 어플리케이션은 일부 동영상 코덱을 제외하면 거의 존재하지 않는다. 시간만이 해답이다.