[강좌] 칩셋 오딧세이 - 2. 3세대 칩셋들의 변화점

기존 칩셋들의 노스브릿지-사우스브릿지 구조

기존 칩셋 구조상의 문제

기존의 칩셋 아키텍쳐는 로컬버스(VESA, PCI 등의 버스를 지칭하는 용어로써, 전체 아키텍쳐상에서 국부적으로 독립된 버스가 동작하는 것을 말한다. 일부분이 독립적으로, 더 고속으로 동작함으로써, 보다 나은 성능을 보여줄 수 있다.)의 적용 이후 많은 부분에서 지속적인 개량을 거듭해왔다. 그러나 PCI 기기가 점차적으로 늘어나고, 주변기기들의 고속화가 끊임없이 진행되면서 이러한 아키텍쳐는 그 한계에 다다르게 된다.

아키텍쳐의 개량과정에서 CPU와 메모리간의 성능격차를 줄여서 병목현상을 감소시키기 위한 방법으로 고속의 FSB나 고속의 메모리 등이 사용되어왔고, VGA 카드가 필요로 하는 방대한 데이터 전송 대역폭을 만족시켜주기 위해서 AGP가 적용되었다. 이러한 발전과정에서, 사우스브릿지 하에 연동되어 있는 IDE 채널 및 USB 인터페이스들 역시 빠른 속도로 발전하였는데, 이로써, PCI 대역폭은 한계에 도달하고, 이것이 새로운 병목현상을 만드는 주요한 요인으로 작용하게 되었다. 아래의 일러스트를 보자.

노스브릿지와 사우스브릿지의 사이
PCI 버스의 병목현상이 일어난다.

각각의 PCI 기기들은 모두 133MB/s의 PCI 버스를 사용한다. 또한 사우스브릿지 역시 하나의 PCI 기기로 동작한다. 그러나 이러한 '모든 PCI 기기들이 사용할 수 있는 전체 대역폭' 또한 PCI 버스 하나의 크기일 뿐이다. 즉, PCI 기기들이 동시에 동작할 경우 당연히 그 효율성은 크게 저하된다.

한편, 사우스브릿지 역시 마찬가지 맥락으로 볼 수 있다. 최근 사용되고 있는 IDE 기기의 경우 ATA/100 인터페이스를 사용하고 있기 때문에 최대 200MB/s의 데이터 전송 대역폭을 필요로한다.(여기서, 민감한 사용자는 200이 아니라 100MB/s라는 것을 짚어낼 수 있다. 그러나 ATA 채널이 2개라는 점을 고려해본다면 최대 대역폭은 200MB/s가 옳다. 물론 이렇게 최대 대역폭을 사용할 일은.. 장담컨대 거의 없다. -_-;) 또한 USB 역시 지금의 1.5MB/s(12Mb/s = 1.5MB/s)에서 벗어나서, 60MB/s(=480Mb/s)의 데이터 전송률을 가지게 된다. 그 외에 네트웍 인터페이스나 여타의 다른 기기들도 사우스브릿지에 연결될 수 있다. 그렇다면, PCI 버스 자체 뿐만 아니라, 사우스브릿지 역시 하나의 병목현상을 만드는 요인으로 변해버린다.

필자가 3세대 칩셋이라고 간주하는 새로운 칩셋들은 이러한 문제를 해결하는 것을 그 첫번째 과제로 삼고 있다.

사우스브릿지 위상의 변경과 PCI

3세대 칩셋들의 기본 다이어그램
PCI 버스의 위치와 사우스브릿지의 관계를 주목해 볼 필요가 있다.

인텔의 800계열 칩셋, VIA의 -266 칩셋들, SIS의 635/735 계열 칩셋들에서의 변화를 요약하면, 사우스브릿지 위상과 PCI 버스의 제어권이라고 할 수 있다.

우선, 노스브릿지와 사우스브릿지를 연결하고 있던 인터페이스는 PCI가 아닌, 각 사의 독자적 인터페이스로 변경되었다. 인텔의 경우 IAHB(Intel Accelerated Hub Bus)라는 인터페이스를 채용하여서, 32bit, 66MHz로 동작하며 266MB/s의 데이터 전송 대역폭을 확보하였다. VIA는 V. Link라는(아마도 VIA Link라는 단순한 이름의 약자가 아닐까 싶은데..) 버스방식을 채용하였으며, 동작주파수/버스폭/데이터전송 대역폭은 인텔의 그것과 같다. SIS의 경우 좀 더 진일보해서 노스브릿지와 사우스브릿지를 통합시킨 장점을 십분 활용, 이 부분에 1.06GB/s라는 대단히 넓은 데이터 전송 대역폭을 가지도록 만들었다.

이에따라서, PCI 컨트롤러의 위치는 노스브릿지 상이 아닌, 사우스브릿지 상에 위치하게 되었다. 노스브릿지 및 사우스브릿지의 관계를 다시 그려보면 아래와 같이 된다.

노스브릿지와 사우스브릿지의 사이
PCI 버스의 병목현상은 상당부분 감소한다.

노스브릿지에서 PCI 버스가 분리되어서 사우스브릿지로 옮겨갔다는 것은, 상당히 큰 의미를 가진다. 이러한 변화로 인해서 사우스브릿지 아래에 분류되어 있던 EIDE 컨트롤러 등은 별도의 PCI 기기로 동작하게 되었으며, 다른 PCI 기기와 동등한 위치에서 동작한다. 노스브릿지-사우스브릿지간의 인터페이스가 최대 266MB/s의 데이터 전송 대역폭을 가지므로 병목현상이 줄어들었으며, 이로 인해서 전반적인 성능의 향상이 이루어진다. 이들 새로운 칩셋들에 기존의 SDRAM을 그냥 사용할 경우에도 성능의 향상이 있을 수 있다는 것이다. 또한 이러한 구조는 이후에 등장할 64bit PCI 등의 접목에도 유리한 상황을 만들어줌으로써, 앞으로 적용될 신기술들을 보다 쉽게 포용할 수 있는 유연성을 제공한다.

DDR을 위시한 새로운 메모리 및 새로운 기능들의 지원

DDR 칩셋 동작의 모사도
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위에 언급한 내용들, 즉 PCI 컨트롤러의 위치변화라던가 사우스브릿지 위상의 변화가 아키텍쳐상의 변화인 반면, 날로 고속화되는 신기술들을 적용시키는 기능상의 변화점 또한 적지 않다.

가장 먼저, DDR 메모리의 사용을 들 수 있다. DDR 메모리는 이전의 AMD 761 칩셋 메인보드 리뷰에서 언급했듯이, 메모리의 실 클럭은 그대로 유지하면서, 하나의 클럭에서 2회의 데이터 전송을 일어나게 하여 2배에 가까운 데이터 전송 대역폭을 얻는것을 말한다.

 Link >> Gigabyte GA-7DXC 메인보드 리뷰 - DDR의 이해

DDR 메모리는 RDRAM과는 달리 제조공정이 일반 SDRAM과 거의 동일하기에, 생산단가가 SDRAM과 크게 차이가 나지 않는다. 이미 많은 소식을 통해서 우리는 DDR 메모리의 가격이 SDRAM의 가격에 근접해 있음을 보고 있다. 지금과 같이 CPU의 속도가 다른 주변기기에 비해서 과도하게 빨라지고 있는 상화에서 메모리의 속도 향상은 곧 성능향상으로 직결되는 것이기에, 각 사의 칩셋들은 DDR의 지원을 필수로 삼고 있는 분위기이다.

사우스브릿지에 추가되는 네트웍 인터페이스의 기능도 눈여겨볼만하다. 이미 인텔은 CNR 규격을 발표하면서 ICH(=사우스브릿지)에서 직접 네트웍 인터페이스를 지원하도록 만들었으나, 이것은 시스템의 자원소모가 비교적 많고, CNR을 통해서 지원되는 것이라는 문제점을 안고 있었다. 그러나 VIA는 사우스브릿지상에 직접 3COM사의 10/100 Mbps FastEthernet 컨트롤러를 집적함으로써, 사용자는 적은 부담만으로도 이미 그 성능을 입증받은 바 있는, 고성능의 네트웍 인터페이스를 사용할 수 있게 되었다.

그 외에 USB 2.0의 지원 및 다수의 USB 포트의 지원 등이 새로운 칩셋들에서 두드러지는 특징의 일부분들이다.